1、确定鉴相频率 OSC_2X:2倍频 PLL_R_PRE:用于降低输入频率，限制PLL-R分频器最大250M的限制，其他情况不需要使用。 PLL_R：分频得到鉴相器频率fPD，输入进来的频率最大250Mhz MULT：该方法对移相器的频率很有帮助，避免了整数边界激励，如果引入干净或者回路带宽较宽， ...
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2020-05-13 11:44:09
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恢复内容开始 参考https://www.cnblogs.com/zhangxianhe/p/11083208.html 偶数分频一个计数器搞定 奇数分频两个计数器 恢复内容结束 ...
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2020-05-04 15:24:27
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[toc] 加法器相关 半加器和全加器的区别在于，是否有进位输入端，可以直观地理解为， 半加器是两个一比特相加 ，而 全加器是三个一比特相加 ，输出结果和进位信号。 半加器 半加器的真值表如下图 | 输入 | | 输出 | | | : : | : : | : : | : : | | A | B | ...
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2020-04-25 19:24:27
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STM32的八个十六位定时器 基本定时器：TIM6,TIM7 (APB1总线) 通用定时器：TIM2,TIM3,TIM4,TIM5 (APB1总线) 高级计时器：TIM1,TIM8 (APB2总线) 时基单元 计数器寄存器 (TIMx_CNT) 预分频器寄存器 (TIMx_PSC) 自动装载寄存器 ...
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2020-04-11 12:52:33
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主体部分： 数分频器的设计比偶数分频器复杂一些，特别是占空比为50%的奇数分频器。如果对占空比没有明确的要求，则可以直接对上升沿计数，计数到(N-1)/2 时让输出翻转，计数到(N-1)时让输出状态再次翻转，并将计数器清零，这样就可以得到一个占空比为2:3的N分频（N为奇数）的分频器。而如果要实现5 ...
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2020-04-02 17:33:28
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时间间隔计数器的检定计量方案关键词：时间间隔计数器,计数器时间间隔计数器是计量检测单位必不可少的时间频率测量仪器，本文基于计数器的检定规程主要对原理和检定方法进行大致介绍。时间间隔计数器是由放大整形电路、时基电路、闸门电路、逻辑控制电路、分频器电路、数据选择电路、进位采集电路、计数器电路、锁存译码电路、显示电路组成。时间间隔计数器的工作原理是被测信号经过放大整形电路的处理输出计数器能够接受的脉冲信
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2020-03-29 10:56:54
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（一）参考学习资料 （二）实际操作 1. 相关变量计算： First Initial Second Initial Upper case H X ASCII (Dec) 72 88 Lengths of the pulse Mu Mu_1 2.5*105 Mu_2 2.5*105 k : mu ku ...
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2020-02-26 18:30:00
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作用： 分频器主要用于提供不同相位和频率的时钟 前提： 分频后的时钟频率都小于原始时钟的频率，若没有更高频的主时钟无法得到同步分频时钟； 一、偶数分频器： 分频原理： 以获得?/2n的时钟信号为例：一个周期内，占空比50%的原始时钟信号?在高电平与低电平的时间相同、相位相差180°(相反)，因此相邻 ...
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2020-02-21 16:12:17
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1.总线框架 下图是2440的总线框架，其中有AHB(Advanced High performance Bus)高速总线,APB(Advanced Peripheral Bus)外围总线。 不同总线对应不同的时钟。 SOC FCLK AHB HCLK APB PCLK 其中： 1.使用AHB总线的 ...
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2019-12-07 12:54:03
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写在前面的话 在数字逻辑电路设计中，分频器是一种基本的电路单元。通常用来对某个给定频率进行分频，以得到所需的频率。分频在FPGA的设计中一直都担任着很重要的角色，而说到分频，我相信很多人都已经想到了利用计数器计数来得到想要的时钟频率，但问题是仅仅利用计数器来分频，只可以实现偶数分频，而如果需要三分频 ...
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2019-09-14 11:42:33
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