一.准备工作 先看看书（《计算机原理与设计 Verilog HDL版》），搞懂一点原理。然后照着书上的代码写一写（用8.4的就可以了，不用8.6的）。 注意mux2x32，mux4，cla32等可以用单周期的mux，alu。 （cla32就是个加法器，） 然后dffe32在书上前几章也有。 pipe ...
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2019-07-02 00:22:46
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为了方便生成准确的mif数据，以实现特定的透明效果。使用Photoshop将网上下载的Logo修改颜色，保存大小为120*120像素，如图1所示。 图1 ps修改后的Logo 使用Pic2mif软件，将图像转换为彩色（8色）mif文件，得到的是3位位宽，深度为14400的mif数据。以此定制ROM， ...
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2019-06-26 13:23:04
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Table of Contents 1. drawers 2. blocks 3. footnotes 4. tables 4.1. 创建 4.2. 命令 1 drawers C-c C-x d 不能包含headline 和 drawer 2 blocks <s RET 源代码 function() ...
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2019-06-20 18:57:31
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Verilog语言和软件语言不一样，有些时候理所当然的编写，也没有报语法错误，可是功能就是不对。唉，把遇到的坑都记在本篇博客吧。 1. initial begin...end里面不能有always，如果非要在里面达到always的效果，那用forever就行了。 2. reg [3:0] a=4'd ...
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2019-06-14 12:42:27
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打开IP核工具，然后选择Verilog HDL选项，填写路径，写入文件名DDR2_IP.V,点击next PLL reference clock frequency填入板子晶振的频率50MHZ，这里设置Memory clock frequency为133MHZ，Controller data rat ...
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2019-06-10 23:39:18
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5-10 用Verilog设计一个功能类似74ls160的计数器。 （1）解题思路 设计一个74ls160，需要知道它的功能表，以及原理图 （2）核心模块代码 module fidv1 (rd,clk,et,load,datain,dataout,cout,ep); input rd,et,load ...
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2019-05-10 21:59:40
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有上面这一段verilog代码有的时候验证为了验证而验证就需要在验证环境或者用例中用systemverilog的while(1)实现上面的这个功能，systemverilog是顺序执行语言，要实现时序逻辑中的寄存器输出是在下一拍的功能，需要对时序逻辑做特殊处理。组合逻辑则不需特殊处理，它的输出就在当 ...
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2019-04-20 18:23:19
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背景： 在最近实战开发中发现：对外部芯片进行初始化时，往往需要定义大量参数。 若直接在module中通过localparam或者paramter进行参数定义的话，会带来两个问题： 1.代码长度增加，不够美观； 2.不利于参数和代码修改； 为了解决这两个问题，我想到了在之前在《verilog数字系统设 ...
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2019-03-25 19:12:41
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最近研究FIFO的时候，在开源工程中看到这样一段代码 以前没看到 {AW+1{1'b0}} 这样用位拼接符的，不清楚运算符 + 和 {} 的优先级哪个高。 虽然分析代码可以看出来“+”的优先级比“{}”高，但是在夏宇闻的《Verilog数字系统设计教程》的4.7节 优先级别表中并没有位拼接运算符。 ...
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2019-03-24 23:26:33
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