函 数 名 功 能 STD_LOGIC_1164包集合 TO_STDLOGICVECTOR(A) 由BIT_VECTOR转换为STD_LOGIC_VECTOR TO_BITVECTOR(A) 由STD_LOGIC_VECTO转换为BIT_VECT...
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2015-02-27 09:54:20
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A delta cycle is a VHDL construct used to makeVHDL, a concurrent language, executable on asequential computer.For RTL design, you can adopt some simpl...
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2015-02-12 12:21:29
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"Delta cycles are an HDL concept used to order events that occur in zero physical time."sigasi.comTaking the definition for Sigasi, what VHDL calls de...
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2015-02-12 10:34:24
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第一章ModelSim介 绍本指南是为 ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。本指南覆盖了VHDL和Verilog模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的...
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2015-02-09 14:04:00
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浅谈用ModelSim+Synplify+Quartus来实现Altera FPGA的仿真 工作内容： Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技...
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2015-02-01 21:48:07
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1.信号 信号是描述硬件系统的基本数据对象，它的性质类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。 信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值（这决定于语句的表达方式）。这一属性与触发器的记忆功能有很好的对应关系，只是不必注明信号上数据流动的方向。信号定义的...
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2015-01-27 14:43:41
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1、跪问用VHDL编写的程序编译通过后怎么生成.bdf格式的原理图 EDA设计有很多模块 如何将各模块整合起来 仿出quartus II里的file目录下creat/update，然后 creat symbol files for current file可以生成模块，然后新建一个bdf文件，双击空...
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2015-01-15 08:09:29
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-- SPtb LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; use std.textio.all; use ieee.std_log...
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2015-01-13 15:45:59
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quatusII9.1笔记，VHDL建立一个与门实例。
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2014-11-13 12:33:32
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001_veriloghdl 扫盲文—笔记&勘误2014/10/31原文作者：akuei2联系方式：blog.ednchina.con/akuei2勘误001：Page 30.1 各种HDL语言 下面的几段里的VDL应为VHDL。勘误002：Page 30.2 HDL语言的层次 上面的一行 笔记 应...
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2014-11-02 12:10:32
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