1 好的时序约束可以指导布局布线工具进行权衡，获得最优的器件性能，使设计代码最大可能的反映设计者的设计意图。
2 TimeQuest 是Altera 在6.0 版的软件中加入的具备ASIC 设计风格的静态时序分析（STA）工具。采用Synopsys Design Constraints（SDC）文件格式作为时序约束输入.
3 TimeQuest所做的就是建立时间和保持时间的检查。对于异步信...
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2014-08-04 17:56:47
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1 概述Nios II 的boot过程要经历两个过程。FPGA器件本身的配置过程。FPGA器件在外部配置控制器或自身携带的配置控制器的控制下配置FPGA的内部逻辑。如果内部逻辑中使用了Nios II，则配置完成的FPGA中包含有Nios II软核CPU。Nios II本身的引导过程。一旦FPGA配置...
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2014-08-04 17:10:17
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榨干FPGA片上存储资源 记得Long long time ago，特权同学写过一篇简短的博文《M4K使用率》，文章中提到了Cyclone器件的内嵌存储块M4K的配置问题。文中提到了这个M4K块除了存储大小是有限的4Kbit，它的可配置的Port数量也是有限的，通常为最大36个可用port。当时只是...
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2014-08-02 15:14:53
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详细介绍如何使用Verilog语言在Xilinx Virtex-6开发板上实现线性反馈移位寄存器（LFSR）的硬件逻辑设计，并使用Modelsim完成仿真，用Chipscope进行抓包和板级调试。
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2014-08-01 23:00:52
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1 FPGA设计过程中所遇到的路径有输入到触发器，触发器到触发器，触发器到输出，如下图所示：
这些路径与输入延时输出延时，建立和保持时序有关。
2. 应用背景
静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA...
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2014-07-31 17:19:27
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1 速度与面积
在综合层次速度和面积的优化将实现RTL将要利用的逻辑拓扑。对于ＦＰＧＡ来讲由于缺少后端知识，综合工具将主要执行门级优化。一般情况下更高的速度要求更高的并行性以及更大的面积，但是在某些特殊情况下并不是这样。因为FPGA的布局布线具有二阶效应。直到布局布线完成，工具才会知道器件的拥堵或者布线的困难，但是这时实际逻辑拓扑已经被提交，如果我们的优化选项设置为速度，那么当实现后器件过于拥挤...
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2014-07-30 14:50:23
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复位电路不论对ＦＰＧＡ还是对ＡＳＩＣ都是十分重要的，因为差的复位电路有可能引发不可重复的故障。
１ 完全异步复位将引发的问题
完全异步复位在确立和释放时都是异步的，它可能使系统进入准稳态。
２ 完全同步复位
３ 异步确立和同步释放的电路将比完全同步或者异步的电路提供更可靠地复位。
代码如下
ｍｏｄｕｌｅ ｒｅｓｅｔ（
ｉｎｐｕｔ ｃｌｋ， ｒｓｔ＿ｎ，
...
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2014-07-29 13:05:16
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1 判决树
在FPGA中判断使用if else语句以及case实现。
a) if else 是有特权的，类似于优先编码（当两个条件同时成立，仅判断条件靠前的成立），所以当有特权条件时应该采用if else结构，对于并行的if条件语句其特权顺序恰好与if else 相反。
b) case 语句常常（不总是）用在所有条件互不相容的条件下进行的。但是默认条件下case依然是有特权的，编译器会选择附...
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2014-07-29 12:52:17
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