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2016-02-20 13:24:28
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使用Timequest 笔者对Altera较熟悉，这里以quartus ii中的timequest作为讲解。 Timequest分析时序的核心，也就是在于延迟因数的计算。那么建立约束文件，去告诉timequest，哪个地方有什么样的约束，该怎么进行约束。 之所以要建立相关网表的概念，是因为我们在利用
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2016-02-13 20:45:19
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回到quartus，我们新建一个Verilog文件，将之前复制的代码粘贴进去，保存文件为led.v。为了后面的编译，需要将nioscpu的Quartus IP File(.qip)加入项目中，点击Assignments->Settings，在File中将nioscpu.qip加入，如下图所示，点击A
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移动开发 时间：
2016-02-03 23:29:44
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电脑之前做过仿真，modelsim是可以完美调用的，但是最近莫名其妙的就出现闪退问题，不通过quartus或者ise调用，单独使用的时候也会闪退。 偶尔一次能抓到错误消息。如下图所示： 然并卵，网上根本没解决办法，最多的就是建议重装系统。还好身边同事有个大神，免得我再耽误时间，同时找到了问题的根源。
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2016-02-02 16:17:47
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说到vivado的仿真确实是很有意思，不管是ISE还是Quartus都可以自己自动生成测试平台的完整构架，但是vivado不行，所有的测试代码自己写！（我反正是查了好久，都没发现vivado如何自动生成测试平台的完整构架）。 而且vivado与众不同的地方是，他的测试文件和设计文件的类型是一模一样的...
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2016-01-21 09:14:00
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在证书文件中添加一段:FEATURE 6AF7_0012 alterad 2035.12 permanent uncounted E75BE809707EVENDOR_STRING="iiiiiiiihdLkhIIIIIIIIUPDuiaaaaaaaa11X38DDDDDDDDpjz5cdddddd...
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2016-01-13 12:41:20
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Geometric.DFMPro.v4.0.for.Creo.Parametric.v1.0-2.0.Win32_64 2CD Geometric.DFMPro.v4.0.for.Creo.Parametric.v3.0.Win32_64 2CD Geometric.DFMPro.v4.0.for....
技巧1：“新”技能 hierarchies警告寻找 在编译之后，警告中“hierarchies”这个单词大家估计都很熟悉了，一看到这个警告，基本上就是例化时出现的问题。一般例化时，要是哪个连线没引出，没接上，或者是位宽不匹配就会出这个警告。而我们一般就会定位到例化文件，或者是观察RTL视图去寻找，但...
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2015-12-17 16:13:20
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新建一个工程 选择工程保存路径，为工程取一个名字 Page 2 of 5 直接点击next Page 4 of 5 直接点击next 下面为工程添加文件 需要注意模块名和模块所在文件的文件名要一致，下面的代码保存在Wave.v这个文件中 module Wave( input i_clk, input...
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2015-12-16 00:22:59
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