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搜索关键字:时序    ( 1596个结果
DDR3 内存计算详解
首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其中所起到的作用。这部分的讲述运用DDR3的简化时序图。 DDR3的内部是一个存储阵列,将数据“填”进去,你可以它想象成一张表格。和表格的检索原理一样,先指定一个行(Row),再指定一个列(Column),我们就可以准确地找到所 ...
分类:其他好文   时间:2020-03-19 15:07:03    阅读次数:79
欲善事先利器——系统篇
我们的目标是提高编程技术能力。或是面向兴趣编程。高效的工具才能发挥最大的效率。
分类:其他好文   时间:2020-03-19 09:19:39    阅读次数:70
FPGA基础学习(12) -- 多周期路径约束
在我实际涉及的项目中,基本没有遇到多周期路径约束的情况,所以之前关注的不多,为了巩固基本知识,借此梳理这个约束。 1. 目的 目的就是说什么时候需要用到多周期约束? Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的,即数据在发起沿发送,在捕获被捕获,发起沿和捕获沿相差一个 ...
分类:其他好文   时间:2020-03-14 14:29:14    阅读次数:59
I2C总线完全版——I2C总线的结构、工作时序与模拟编程
I2C总线的结构、工作时序与模拟编程 I2C总线的结构、工作时序与模拟编程I2C总线(Inter Integrated Circuit)是飞利浦公司于上个世纪80年代开发的一种“电路板级”的总线结构。与其它串行接口相比,无论从硬件结构、组网方式、软件编程都有很大的不同。在AT89C51系统上使用汇编 ...
分类:其他好文   时间:2020-03-14 12:59:25    阅读次数:47
uart串口通信
以下知识是通过学习小梅哥FPGA后所总结的思路 USB转TTL电路图: UART发送端发送一个字节数据时序图: 对于其中的每一位进行采样,一般情况下每一位数据的中间点是最稳定的,因此一般应用中,采集中间时刻时的数据即可,如下图所示: 但是在工业应用中,往往有非常强的电磁干扰,只采样一次就作为该数据的 ...
分类:其他好文   时间:2020-03-12 18:49:10    阅读次数:80
图形化编程娱乐于教,Kittenblock实例,时序控制
跟很多学生聊过,很多学生不是不努力,只是找不到感觉。有一点不可否认,同样在一个教室上课,同样是一个老师讲授,学习效果迥然不同。关键的问题在于,带入感,我能给出的建议,就是咬咬牙,坚持住,没有学不会的知识。会陆续分享图形化编程的经验,希望能够做成一个专题。如果您觉得有用,就给点个赞吧。涉及的软件包括s ...
分类:其他好文   时间:2020-03-09 10:25:36    阅读次数:68
visio 2016/2019 时序图/序列图,修改消息的实线/虚线 箭头问题 返回消息状态
visio 2016/2019绘制时序图,会默认将从左到右的消息定义为消息,将从右到左的消息定义为返回消息。无法自行修改消息的返回状态,即无法绘制从右向左的消息(实线),无法绘制从左到右的返回消息(虚线)。 这个问题需要通过开发者工具解决。 参考: 首先自定义功能区,打开开发者工具 右键点击线条,选 ...
分类:其他好文   时间:2020-03-07 23:44:58    阅读次数:575
L1-050 倒数第N个字符串 (15分)
L1 050 倒数第N个字符串 (15分) 给定一个完全由小写英文字母组成的字符串等差递增序列,该序列中的每个字符串的长度固定为 L,从 L 个 a 开始,以 1 为步长递增。例如当 L 为 3 时,序列为 { aaa, aab, aac, ..., aaz, aba, abb, ..., abz, ...
分类:其他好文   时间:2020-03-06 22:07:11    阅读次数:114
从头学起Verilog(三):Verilog逻辑设计
引言 经过了组合逻辑和时序逻辑的复习,终于到了Verilog部分。这里主要介绍Verilog一些基础内容,包括结构化模型、TestBench编写和仿真、原语及真值表模型。 这部分内容不多,也都十分基础,大家可以看个乐呵,看个意思,但是有一些细节还是需要注意的。 Verilog结构化模型 结构化和语言 ...
分类:其他好文   时间:2020-03-06 13:34:24    阅读次数:87
从头学起Verilog(二):时序逻辑基础与回顾
引言 时序逻辑对于数字电路设计十分重要,本文针对数字电路中的时序逻辑部分进行了系统的回顾。 存储器件 由于时序逻辑的输出不但受当前输入影响,还受之前的输入的影响,所以需要有存储单元对以前的输入进行存储。 SR锁存器(set-reset) 电平敏感器件 实际在Verilog中,很多情况应该避免使用锁存 ...
分类:其他好文   时间:2020-03-06 11:21:15    阅读次数:74
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