跨时钟域设计是FPGA设计中经常遇到的问题，特别是对Trigger信号进行同步设计，往往需要把慢时钟域的Trigger信号同步到快时钟域下，下面是我工作中用到的慢时钟域到快时钟域的Verilog HDL设计。 // Trigger Cross Domain Design, Slow to fast ...
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2015-03-31 10:38:32
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跨时钟域设计中，对快时钟域的Trigger信号同步到慢时钟域，可以采用上面的电路实现，Verilog HDL设计如下：// Trigger signal sync, Fast clock domain to slow domainmodule Trig_CrossDomain_F2S (input ...
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2015-03-31 10:37:40
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精确到秒：time_t t1,t2;time(&t1);some instruction.....time(&t2);printf("%d\n",t2-t1);精确到毫秒：clock_t c1,c2;c1=clock();some instruction....c2=clock();printf("...
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2015-03-29 17:46:45
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Mathtype出现错误Q:出现如下错误：(MathType has detected an error inAutoExecCls.Error runningcmd=NoDirectCall_Main mod=AutoExecCls in RunMTDLLCommand:’Path’方法(‘Add...
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2015-03-22 09:02:55
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本章主要包裹一下内容：历史命令回顾，和其它命令目录管理：ls、cd、pwd、mkdir、rmdir、tree文件管理：touch、stat、file、rm、cp、mv、namo日期时间：date、clock、hwclock、cal文本查看命令：cat、tac、more、less、head、tailcat：连接并显示。-n：显示行号-E：显示结束符..
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2015-03-22 06:59:20
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jboss 7 开发提示如下： More than the maximum number of request parameters (GET plus POST) for a single request ([512]) were detected.Any parameters beyond this limit have been ignored. To change th...
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2015-03-20 13:04:48
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Basic Concepts of Block Media RecoveryWhenever block corruption has been automatically detected, you can perform block media recovery manually with th...
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2015-03-20 12:18:39
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PI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简单总结如下：(1) CKPOL (Clock Polarity) = CPOL = POL = Polarity = （时钟）极性(2) CKPHA (Clock Phase) = CPHA = ....
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2015-03-19 14:42:54
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这个错误的发生是由于make命令发现这个文件的修改日期和比系统当前日期更晚导致！解决方案：修改系统的时间，或者直接打开出现错误时间的文件，打开保存，就可以了。说明如下：本系统是ubuntu14.04，如果是其他linux系统请查看其他文档date查看系统当前日期date-s2013/7/9命令..
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2015-03-19 11:39:05
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