【设计要求】 使用层次化设计方法，用VHDL语言设计四位二进制全加器，并进行仿真。 【设计目的】 考查对于VHDL元件例化语法的熟悉程度； 考查对于数字电路中全加器工作原理的理解； 【设计思路】 用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加 ...
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2018-05-03 22:07:58
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1. VHDL程序的组成 一个完整的VHDL程序是以下五部分组成的： 2. 库（LIBRARY）：比较好理解，调用系统已有的库，WORK库就是用户当前编辑文件所在的文件夹， IEEE库：由IEEE（美国电子电机工程师学会）制定的标准库 LPM库 3. 程序包（PACKAGE）：声明在设计中将用到的常 ...
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2018-04-22 18:07:49
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上一步是硬件描述语言，下一步是FPGA。 学习了硬件描述语言(Verilog或者VHDL)之后，FPGA该如何继续。 世上没有捷径，每一步都得踏踏实实的走。学习FPGA也是这样，在有了硬件描述语言的基础之上，可以学习FPGA基础。 学习模块的划分和接口的定义，可参考FPGA厂商的一些实例设计，想办法 ...
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2018-04-17 11:35:40
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一、在MyBatis的select、insert、update、delete这些元素中都提到了parameterType这个属性。MyBatis现在可以使用的parameterType有基本数据类型和JAVA复杂数据类型 基本数据类型：包含int,String,Date等。通过#{参数名}，只能传入 ...
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2018-04-10 15:07:28
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来源:https://blog.csdn.net/biandous/article/details/65630783 一、mapper接口中的方法解析 mapper接口中的函数及方法 二、example实例解析 mybatis的逆向工程中会生成实例及实例对应的example，example用于添加条 ...
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移动开发 时间：
2018-04-10 10:56:48
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Verilog/VHDL Synthesis (even just for FPGA) Static Timing (setup time/hold time) Back-annotated gate level simulation Basic digital design concepts (F ...
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2018-04-05 13:25:10
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一、异步复位加法计数器 代码： 仿真： RST信号与CLK信号无关，随时可以置零 二、同步复位加法计数器 代码： 仿真： RST信号只有等到CLK信号的下一个上升沿到时才能清零 三、总结 所谓“同步”是指与系统时钟同步。同步复位是指当复位信号有效时，并不立刻生效，而是要等到复位信号有效之后系统时钟的 ...
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2018-04-03 21:59:39
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在tools 下面选中project settings。然后选targat language为VHDL 。这样就会生成一个以VHDL语言为模板的ip。转载：https://zhidao.baidu.com/question/2078274187164889428.html?qbl=relate_qu ...
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2018-03-22 14:33:21
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下载地址： http://bbs.eetop.cn/thread-629292-1-1.html 这个txt里有下载地址 Modelsim se是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/T ...
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2018-03-19 20:50:24
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Python 正则表达式入门（初级篇） Python 正则表达式入门（初级篇） 本文主要为没有使用正则表达式经验的新手入门所写。转载请写明出处 引子 首先说 正则表达式是什么？ 正则表达式，又称正规表示式、正规表示法、正规表达式、规则表达式、常规表示法（英语：Regular Expression，在 ...
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编程语言 时间：
2018-03-18 20:05:02
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