Verilog HDL语法的I/O端口分为三类：input、output、inout。input端口不能被定义成寄存器变量型，只能是线网型；output端口信号可定义成寄存器型变量，并在always块内可以被赋值使用；而inout型双向端口信号不能被定义成reg型变量，因此只能采用assign赋值语...
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2014-10-30 20:44:09
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