RC电路是电路中最基础的部分，很多理论都是从简单的RC开始推导出来的。 教科书上的RC电路的阶跃响应都是理想，推导过不理想的情况么？ 信号完整的公式，上升沿时间等于0.35除以带宽，知道来历么？ 教科书上的伯德图为什么相位是从0.1倍频到10倍频，知道原因么？ 知道输入信号，会用传递函数求输出信号么 ...
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2021-06-22 17:37:16
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一、简介 1 调频信号的产生 调频的方法有：直接调频和间接调频。 直接调频：就是用调制信号直接控制正弦波振荡器的频率，使其随调制信号作线性变化。 间接调频：将调制信号m(t)先积分后调相。从而产生一个窄带调频信号（NBFM），然后n次倍频，提高调频指数mf,即可实现宽带调频。 2 调频信号的解调 非 ...
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2021-06-19 19:18:29
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首先了解一下cpu，随着主频（cpu内核工作时钟频率，表示在CPU内数字脉冲信号震荡的速度，等于外频（系统基本时间）乘倍频）的不断攀升，X86构架的硬件逐渐成为瓶颈，最高为4G,事实上目前3.6G主频的CPU已经接近顶峰。 多线程编程的目的,就是"最大限度地利用CPU资源",当某一线程的处理不需要占 ...
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2021-02-22 12:02:36
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1.扇出太多引起的时序问题 信号驱动非常大，扇出很大，需要增加驱动能力，如果单纯考虑驱动能力可以尝试增加 buffer 来解决驱动能力，但在插入buffer的同时增加了 route 的延时，容易出现时序报告评分问题。 解决该问题常用方法为进行驱动信号逻辑复制，即对扇出很大的信号产生逻辑进行多次复制， ...
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2020-05-29 10:35:37
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今天准备在ISE14.7中调用PLL的IP核，搞一下时钟的分频和倍频。可在我做好pll的IP核后，我直接用ise生成了一个仿真文件，只需要修改下例化模块名和加一个时钟就行勒。 问题：但怎么在ISE14.7中调用Modelsim勒？ 百度找了很多资料发现，要想调用：首先得先对ISE编译库进行编译。然后 ...
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2020-05-13 19:53:49
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1、确定鉴相频率 OSC_2X:2倍频 PLL_R_PRE:用于降低输入频率，限制PLL-R分频器最大250M的限制，其他情况不需要使用。 PLL_R：分频得到鉴相器频率fPD，输入进来的频率最大250Mhz MULT：该方法对移相器的频率很有帮助，避免了整数边界激励，如果引入干净或者回路带宽较宽， ...
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2020-05-13 11:44:09
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AlexeyAB DarkNet YOLOv3框架解析与应用实践（四） Nightmare 从前，在一所大学的大楼里，西蒙尼亚、维达第和齐瑟曼有一个很好的主意，几乎和你现在坐的大楼完全不同。他们想，嘿，我们一直在向前运行这些神经网络，它们工作得很好，为什么不也向后运行呢？这样我们就能知道电脑在想什么 ...
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2020-05-02 15:18:57
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要让LPC824正常工作，首先要对它的时钟源进行配置。LPC824的最高工作频率为30MHz，因此给它的主时钟频率最大不能超过30MHz。实际上，通常都是使用频率较低的晶振，以降低外部电磁干扰，然后再通过内部倍频的方式把主时钟频率提高。根据管方手册给出的数据，外部晶振的频率范围是1MHz~25MHz ...
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2020-04-24 10:29:08
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在设计项目的时候，系统时钟通常只有一个，而在工程应用中经常用到各种频率的时钟，这时候就要对系统时钟进行分频或者倍频以满足工程需求。 1、时钟分频两种方法： 1) PLL IP核：频率之间是否成整数比均可，可分频可倍频 2) Verilog 编写代码：频率之间得成整数比，仅可分频 在作为时钟使用的时候 ...
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2020-03-12 17:12:24
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先说明一下pll的端口功能，原理图如下： 端口 位宽 输入/输出 说明 inclk0 1 input 时钟50M(初始时钟) areest 1 input pll复位信号，高电平有效 c0 1 output 倍频后的时钟，这里设置成了100M locked 1 output 判断pll是否已锁定（稳 ...
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2020-02-24 18:42:19
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