通过基本的流水灯实验实现了顺序操作，流水线操作（时间并行），多条流水线操作（空间并行）。并且验证了通过verilogHDL实现结构化建模的可行性，能够直接的把算法转换成对应的模块，省去了传统状态机的繁琐设计过程。...
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2014-07-27 16:23:05
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Fanout，即扇出，模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三...
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2014-07-26 17:12:01
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扇入、扇出系数扇入系数是指门电路允许的输入端数目。一般门电路的扇入系数为1—5，最多不超过8。扇出系数是指一个门的输出端所驱动同类型门的个数，或称负载能力。一般门电路的扇出系数为8，驱动器的扇出系数可达25。扇出系数体现了门电路的负载能力。灌电流、拉电流当逻辑门输出端是低电平时，灌入逻辑门的电流称为...
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2014-07-26 17:01:21
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浮点数在内存中的存放格式如下：
地址 +0 +1 +2 +3
内容 SEEE EEEE EMMM MMMM MMMM MMMM MMMM MMMM
这里
S 代表符号位，1是负，0是正
E 偏移127的幂，二进制阶码=(EEEEEEEE)-127。
M 24位的尾数保存在23位中，只存储2...
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2014-07-24 17:39:56
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1 如果FPGA设计中包含不同频率的时钟，就会涉及异步时钟的问题。我们需要一些方法来使得时钟同步，从而保证FPGA设计的可靠性。
2 在建立和保持时间所构成的有效时间窗口内，数据输入到触发器进行转换。如果数据的到达时间不满足建立或者保持时间就会产生时序冲突。此时触发器的输出就有可能停留在非逻辑0 或1 的范围内（这个状态叫做准稳态），从而造成逻辑错误。
3 如果异步时钟的相位不...
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2014-07-23 17:18:32
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1.Warning: An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps wh...
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2014-07-23 11:56:06
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【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验八：PS/2模块② — 键盘与组合键
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2014-07-22 22:46:36
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DDR采用一个周期来回传递一次数据，因此传输在同时间加倍，因此就像工作在两倍的工作频率一样。为了直观，以等效的方式命名，因此命名为DDR 200 266 333 400。DDR2尽管工作频率没有变化，数据传输位宽由DDR的2bit变为4bit，那么同时间传递数据是DDR的两倍，因此也用等效频率命名，...
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2014-07-22 22:35:15
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1 相对于ASIC，FPGA是耗电器件，不适合超低功耗设计技术。
2 在CMOS技术中电路的动态功耗与门和金属引线的充放电有关，电容消耗电流的一般方程为
I=V* C*f
V 是电压，对于FPGA来说是一个定值。C 电容与直接被触发的门的数量以及连接这些门的布线长度有关，频率f直接与时钟频率相关。所以降低功耗都要以降低C， f入手。...
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2014-07-22 00:30:38
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ipconfig/all
route print 显示本机所有的网络
网关是什么
那么网关到底是什么呢？网关实质上是一个网络通向其他网络的IP地址。比如有网络A和网络B，网络A的IP地址范围为“192.168.1.1~192.
168.1.254”，子网掩码为255.255.255.0；网络B的IP地址范围为“192.168.2.1~192.168.2.254”...
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2014-07-19 18:41:19
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