最高250MS/s采样率，14/16bit,4通道
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2019-11-30 11:18:57
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题目虽然简短,但是蕴藏的知识却很多,解决的方法更是多彩缤纷,这样简约的题目,自然配得上一种美妙的解法. ...
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2019-11-28 22:52:19
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关于XC7Z010开发板 详细介绍http://www.myir-tech.com/product/myc_C7Z010_20.htm Xilinx基于28nm工艺流程的Zynq-7000 All Programmable SoC平台是ARM处理器和FPGA结合的单芯片解决方案，十分适合既需要FPG ...
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2019-11-28 19:26:47
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在此，首先感谢CSDN的无痕幽雨，他的博客给了我很大的启发，贴上他博客的网址：https://blog.csdn.net/wuhenyouyuyouyu/article/details/52585835 我的学习总是断断续续的，学了半年STM32后又转去做FPGA，学了一年FPGA后又回来用STM3 ...
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2019-11-24 10:05:27
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前几天看到群里的一个前辈说FPGA的入门就是搭建一个完整的以太网通信平台，颇有感触，就在博客平台上搭建一个以太网平台，包含多个模块，先整体驯熟一下实现的功能，再分别叙述各个模块的功能与实现。 整体功能： 工程的最终实现是PC将数据通过SFP接收接口发送到PHY层，为什么是PHY物理层呢？因为为了实现 ...
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2019-11-23 21:53:13
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1、原语对于FPGA就好比，是xilinx公司给用户提供的库函数， 2、原语放在ISE的哪个文件夹下？ D:\laboratory\ISE\14.7\ISE_DS\ISE\doc\usenglish\isehelp下，有个压缩包叫7_Series_Library_Guide_14.6_HDL_Tem ...
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2019-11-21 13:52:29
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1.什么是xilinx fpga全局时钟资源 时钟对于一个系统的作用不言而喻，就像人体的心脏一样，如果系统时钟的抖动、延迟、偏移过大，会导致系统的工作频率降低，严重时甚至会导致系统的时序错乱，实现不了预期的逻辑功能。xilinx fpga内的全局时钟资源可以很好的优化时钟的性能，因此在设计时要尽可能 ...
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2019-11-20 15:34:33
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转：https://blog.csdn.net/weixin_34355715/article/details/85751477 Env在u-boot中通常有两种存在方式，在永久性存储介质中（flash、NVRAM等），在SDRAM中。可配置不适用env的永久存储方式，但不常用。U-boot在启动时 ...
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2019-11-15 12:35:35
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1、 SCK信号线只由主设备控制，从设备不能控制信号线。同样，在一个基于SPI的设备中，至少要有一个主控设备。这样传输的特点：此传输方式有一个优点，与普通串行通信不同，普通的串行通信一次连续传送至少8位数据，而SPI允许数据一位一位的传送，甚至允许暂停，因为SCK时钟线由主控设备控制，当没有时钟跳变 ...
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2019-11-13 23:57:04
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一、项目目的 用户端的写、读控制主要功能需要按照FIFO IP核能够接受的逻辑，编写对应的逻辑功能，因此该控制器的输出应该按照FIFO IP核的时序进行。 1、用户写控制器实现 下面先对写控制器进行分析。FIFO IP核预留的写端口主要包括两个FIFO接口，其中一个可以缓存数据，另外一个可以缓存命令 ...
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2019-11-12 09:36:30
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