1 好的时序约束可以指导布局布线工具进行权衡，获得最优的器件性能，使设计代码最大可能的反映设计者的设计意图。
2 TimeQuest 是Altera 在6.0 版的软件中加入的具备ASIC 设计风格的静态时序分析（STA）工具。采用Synopsys Design Constraints（SDC）文件格式作为时序约束输入.
3 TimeQuest所做的就是建立时间和保持时间的检查。对于异步信...
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2014-08-04 17:56:47
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1.The Nios II processor’s JTAG debug module provides a single, consistent method to connect to the processor using a JTAG download cable.2.Altera BSPs...
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移动开发 时间：
2014-07-31 09:41:55
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1. Quartus 中 Modelsim-Altera 设置的问题在Quartus II 13.1中， 需要选定好可执行程序的位置，要注意描述的是路径！而非程序设置结果默认D:\altera\13.1\modelsim_ase\win32aloem，需要在最后加斜线，D:\altera\13.1\...
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2014-07-16 18:35:01
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小序：
最近用到了黑金的altera飓风4带的开发板，套件里面带的Quartus II软件版本为11.0，之前所用版本为9.1，所以打算吧11.0版本也安装一下。没想到这个破解的过程让我属实蛋疼，步骤说明里面有所遗漏，导致我最终花了3个小时才把它搞定，在这里补充一下要点。
破解步骤中生成的 license.dat 文件中需要将 XXXXXXXXXXXX 替换...
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2014-07-16 17:31:00
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最近实验室需要做一个 Linux 与 FPGA 之间的快速接口，考虑高速的特性，选择了 PCI 接口实现。
FPGA 选择 altera 的 EP2C20F484C8
PCI 接口芯片选择 PLX8311
操作系统选择 ubuntu10.04
1、Linux 检测 PCI
将板卡插入到主机 PCI 插槽内，开机，通过 lspci 命令可以检测到当前系统下所有的 PCI 设备。...
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2014-06-22 14:51:00
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基于Altera FPGA的LVDS配置应用一例 在特权同学发表博文《Cyclone III的LVDS接口注意事项》后，不少网友发邮件询问LVDS具体应用的一些问题。这些网友，归根到底，估计是文档看得太少了，或许还缺少动手实践的摸索。做原型开发的知识储备，无外乎两种方式，要么理论，要么实践。理论上前...
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2014-06-21 06:35:38
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DIP中文解释：双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。DIP是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。
PLCC中文解释:外形呈正方形，32脚封装，四周都有管脚，外形尺寸比DIP封装小得多。PLCC封装适合用SMT表面安装技术在...
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2014-06-13 17:46:35
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1、如果启动沿（launch）和锁存沿（latch）是同一时钟域则，latch比launch晚一个时钟周期。2、数据到达时间3、时钟到达时间。如果启动沿（launch
edge）和锁存沿（latch edge）是同一时钟域则，latch edge比launch edge晚一个时钟周期。如果在不同的时...
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2014-05-20 10:43:31
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参考了 《Altera FPGA/CPLD 设计》高级篇，
关于状态机的推荐写法实现的功能是一样的但是编译使用的逻辑门如下图：下图是我自己编的状态机需要的逻辑：下图是使用推荐的有限状态机后，编译消耗的资源：总结：推荐的有限状态机，分为2个always
块。 一个用于控制状态的转移，一个用于当前状态的...
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2014-05-09 03:20:03
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编译时提示：Warning (13024): Output pins are stuck at
VCC or GND Warning (13410): Pin "SCLK" is stuck at GND Warning (13410): Pin
"SYNCn" is stuck at VC...
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2014-05-08 12:31:59
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