verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1. 阻塞赋值与非阻塞赋值； 2.
代码测试； 3. 组合逻辑电路和时序逻辑电路。 阻塞赋值与非阻塞赋值： 1. 阻塞赋值"="（组合逻辑电路），非阻塞赋值"<="（时序逻辑电路）； 2.
Verilog模块编程的8个原则： (1)...
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2014-05-16 08:03:45
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VerilogHDL那些事儿_建模篇（黑金FPGA开发板配套教程）
作者：akuei2说明：参照该书将部分程序验证学习一遍 学习时间：2014年5月2号 主要收获： 1. 对FPGA有初步了解； 2. 功能模块和控制模块； 3.
并行操作的思维； 4. 使用"并行操作"进行流水灯实验。 FPGA是什...
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2014-05-16 07:33:28
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verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1.
自己动手写了第一个verilog程序。 题目： 利用10M的时钟，设计一个单周期形状如下的周期波形。 思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义...
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2014-05-16 07:32:46
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VerilogHDL那些事儿_建模篇（黑金FPGA开发板配套教程）
作者：akuei2说明：参照该书将部分程序验证学习一遍 学习时间：2014年5月3号 主要收获： 1. 对串口有初步了解； 2. 验证串口成功。 串口相关知识：
1. 波特率bps：一个位传输所使用的周期。一个位周期=1/bps。 ...
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2014-05-16 07:31:18
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verilog设计进阶 时间：2014年5月6日星期二 主要收获： 1. 学会使用case语句； 2.
学会使用随机函数$random。 $random： 1. 函数说明：$random函数调用时返回一个32位的随机数，它是一个带符号的整形数。 2.
产生0~59之间的随机数的例子： reg[23:...
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2014-05-16 07:14:30
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VerilogHDL那些事儿_建模篇（黑金FPGA开发板配套教程）作者：akuei2
说明：参照该书将部分程序验证学习一遍学习时间：2014年5月3号主要收获：1. 对PS2接口有初步了解；2. 编码键盘和非编码键盘；3.
通码和断码。PS2相关知识：1. PS2接口2. PS2协议对数据的读取，是...
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2014-05-16 07:06:11
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紧锣密鼓的项目又开始了，经过一番研究准备融合神经网络与增强学习来实现基于FPGA的XX路径规划，越来越觉得这里边需要学的东西太多了，特别是机器学习好深邃啊。之前要在FPGA上实现的BP神经网络准备换成CMAC神经网络了，一开始以为CMAC神经网络挺容易，后来才发现理解起来也不是那么简单，而且与具体应用联系起来时实现起来还是问题重重，主要是在高维输入环境下权值的存取如何来解决，看了Jar-Shone...
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2014-05-11 13:18:17
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在verilog中，如果对于一个寄存器可能同时有两个时钟clk对其进行操作，为了防止读写冲突，需要做如下简单处理
clk_f( fast时钟)和clk_s(slow时钟)
clk_s对寄存器time_cnt进行写操作，
clk_f对寄存器time_cnt进行读操作，
所以当clk_f边沿读取time_cnt的值得时候，time_cnt可能正是clk_s对寄存器写的时候，从而造成c...
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2014-05-09 22:11:02
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Verilog代码可移植性设计1.参数定义localparam，实例代码如下：module
tm1(clk,rst_n,pout);input clk;input rst_n;output[M:0] pout;localparam N =
4;localparam M = N-1;reg[M:0] ...
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2014-05-09 08:52:31
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Verilog语言中讲的阻塞赋值与非阻塞赋值，但从字面意思来看，阻塞就是执行的时候在某个地方卡住了，等这个操作执行完在继续执行下面的语句，而非阻塞就是不管执行完没有，我不管执行的结果是什么，反正我继续下面的事情。而Verilog中的阻塞赋值与非阻塞赋值正好也是这个意思，通过执行一个例子，就可以简单地...
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2014-05-09 08:09:47
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