1、一般情况下，综合器将case语句综合成多路选择器，但也可能综合成优先级译码器。2、case语句中，如果条件列举不完全，将综合出不必要的锁存器。综合器指令：//synopsysparallel_case&//synopsysfull_case使用//synopsysparallel_case可以引...
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2014-07-22 23:09:55
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参考了 《Altera FPGA/CPLD 设计》高级篇，
关于状态机的推荐写法实现的功能是一样的但是编译使用的逻辑门如下图：下图是我自己编的状态机需要的逻辑：下图是使用推荐的有限状态机后，编译消耗的资源：总结：推荐的有限状态机，分为2个always
块。 一个用于控制状态的转移，一个用于当前状态的...
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2014-05-09 03:20:03
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浮点数与定点数表示法是我们在计算机中常用的表示方法 所以必须要弄懂原理，特别是在FPGA里面，由于FPGA不能像在MCU一样直接用乘除法。
定点数
首先说一下简单的定点数，定点数是克服整数表示法不能表示实数的缺陷，那么我们就可以通过将实数乘上一个分数来实现，当然要是分数就是2^-i倍数，那么我们的定点数表示法就是精确的表示，但是很不幸我们自然界中的树并不是那么凑巧。所以定点数只能是近视表示实数...
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2014-05-07 08:43:42
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verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.自己动手写了第一个verilog程序。
题目：
利用10M的时钟，设计一个单周期形状如下的周期波形。
思考：
最开始的想法是：定义两个计数器进行计数，两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂，网上搜了搜，还是定义一个计数器比较好。
verilog程序：
modulef...
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2014-05-07 08:32:39
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verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.阻塞赋值与非阻塞赋值；
2.代码测试；
3.组合逻辑电路和时序逻辑电路。
阻塞赋值与非阻塞赋值：
1.阻塞赋值“=”（组合逻辑电路），非阻塞赋值“”（时序逻辑电路）；
2.Verilog模块编程的8个原则：
(1) 时序电路建模时，用非阻塞赋值。
(2) 锁存器电路建模时，用非阻塞赋值。
...
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2014-05-07 08:03:50
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verilog设计进阶
时间：2014年5月6日星期二
主要收获：
1.学会使用case语句；
2.学会使用随机函数$random。
$random：
1.函数说明：$random函数调用时返回一个32位的随机数，它是一个带符号的整形数。
2.产生0~59之间的随机数的例子：
reg[23:0]rand;
rand={$random}% 60;
3.产生一个在min...
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2014-05-06 21:39:28
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到网上查了一下，zedboard的资料好多，也看了好多，但还是不知道从哪入手。。。一步一步试着做好了，错了再纠正。 首先，我想先做PL实现读写DDR3.
参见：@超群天晴http://www.cnblogs.com/surpassal/使用自带外设IP让ARM PS访问FPGA，我是想实现FPGA....
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数据库 时间：
2014-05-06 00:47:39
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小序：
前几天看历年全国大学生电子设计竞赛历年试题，无意间发现了一道题目《简易数字频率计》，跟之前我用verilog写的一个频率计差不多，于是想尝试做一下，题目具体要求如下图中所示，我所用的开发板为 xilinx spartan 3ES, 最后结果还算理想，在要求的范围内的频率测量精度比较高，但是由于板子的限制没能实现脉冲宽度测量等功能，但是其原理比较简单，下文中将会给出设计...
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2014-05-01 17:05:40
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学习FPGA这么长时间了，一直没有整理自己的学习内容，这回要把每一段时间的学习内容总结一下，就从自定义组件开始吧。一定要坚持下来呀!!Avalon总线规范参考手册(Avalon从端口传输与流模式从端口传输部分)//*************************************http:/...
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2014-05-01 12:17:56
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VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个很不错的选择。VHDL与Verilog语言的语法规则不同，它们的TestBe.....
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2014-05-01 10:15:20
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