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搜索关键字:时钟    ( 3920个结果
linux串口驱动分析
linux串口驱动分析硬件资源及描写叙述 s3c2440A 通用异步接收器和发送器(UART)提供了三个独立的异步串行 I/O(SIO)port,每一个port都能够在中断模式或 DMA 模式下操作。UART 使用系统时钟能够支持最高 115.2Kbps 的波特率。每一个 UART 通道对于接收.....
分类:系统相关   时间:2014-07-29 12:37:06    阅读次数:493
AI---Clock组件的使用
Clock组件通常用于设计动画或显示时间。---------------属性------------TimerInterval:时间间隔(ms)Now:返回一个时钟实例,一般不直接显示。借用FormatDateTime方法显示时钟实例。Duration:两个时钟实例的时间差,单位ms--------...
分类:其他好文   时间:2014-07-29 12:13:36    阅读次数:199
C/C++之时间差计算
1、clock函数C/C++中的计时函数是clock(),而与其相关的数据类型是clock_t。在MSDN中,查得对clock函数定义如下: clock_t clock( void ); 这个函数返回从“开启这个程序进程”到“程序中调用clock()函数”时之间的CPU时钟计时单元(clock ti...
分类:编程语言   时间:2014-07-28 19:08:04    阅读次数:204
linux网络配置、环境变量以及JDK安装(CentOS 6.5)
由于需要搭建hadoop平台,但是苦于没有现成可用的linux服务器,只好自己下载了CentOS 6.5从头装起,安装过程中遇到了很多问题,比如网络配置、时钟同步、环境变量配置、以及各种服务的启停,还有jdk的安装等(虽然系统自带JDK,但是本人过于低端,自带的JDK的安装路径都搞不明白,就干脆.....
分类:系统相关   时间:2014-07-28 15:34:13    阅读次数:416
Timequest收集命令
表1.收集命令命令说明all_clocks返回设计中所有时钟的收集。all_inputs返回设计中输入端口的收集。all_outputs返回设计中所有寄存器的收集。get_cells返回设计中单元的收集。收集中的所有单元名称与规定的模式匹配。可以采用通配符来同时选择多个单元。get_clocks返回...
分类:其他好文   时间:2014-07-26 16:56:51    阅读次数:296
DSP/BIOS使用之初窥门径——滴答时钟及烧写Flash
操作平台和环境DSP型号:TMS320C6713仿真器:XDS510PLUSFlash型号:AM29LV800BT或AM29LV800BT都试过(一般接口一样,差别不大)RAM型号:MT48LC16M16A2P(注意16位数据线接口)DSP/BIOS库:V5.31.02CSL库:(假定读者已经会使用了)边写LED程序,边聊聊操作系统的滴答时钟在上篇文章DSP-BIOS使用入门的基础上,这里用用DS...
分类:移动开发   时间:2014-07-26 02:15:46    阅读次数:378
串口设置的一般步骤
1) 串口时钟使能,GPIO 时钟使能 2) 串口复位 3) GPIO 端口模式设置 4) 串口参数初始化 5) 开启中断并且初始化 NVIC(如果需要开启中断才需要这个步骤) 6) 使能串口 7) 编写中断处理函数 .串口时钟使能。串口是挂载在 APB2 下面的外设,所以使能函数为: RCC_APB2PeriphClockCmd(RCC_APB2Periph_USART1); ...
分类:其他好文   时间:2014-07-24 23:38:14    阅读次数:861
STM32的独立看门狗
STM32 内 部自带了 2 个看门狗:独立看门狗(IWDG)和窗口看门狗(WWDG) STM32 的独立看门狗由内部专门的 40Khz 低速时钟驱动,即使主时钟发生故障,它也仍然 有效。这里需要注意独立看门狗的时钟是一个内部 RC 时钟,所以并不是准确的 40Khz,而是 在 30~60Khz 之间的一个可变化的时钟,只是我们在估算的时候,以 40Khz 的频率来计算,看 门狗对时...
分类:其他好文   时间:2014-07-24 23:24:18    阅读次数:315
mini2440裸机试炼之——看门狗中断和复位操作
看门狗具有两个功能: 1、 当做常规时钟,可以产生中断; 2、 当看门狗定时器使用,当计数器WTCNT为0时,产生复位;...
分类:其他好文   时间:2014-07-24 23:17:43    阅读次数:297
FPGA 异步时钟处理方
1 如果FPGA设计中包含不同频率的时钟,就会涉及异步时钟的问题。我们需要一些方法来使得时钟同步,从而保证FPGA设计的可靠性。 2 在建立和保持时间所构成的有效时间窗口内,数据输入到触发器进行转换。如果数据的到达时间不满足建立或者保持时间就会产生时序冲突。此时触发器的输出就有可能停留在非逻辑0 或1 的范围内(这个状态叫做准稳态),从而造成逻辑错误。 3 如果异步时钟的相位不...
分类:其他好文   时间:2014-07-23 17:18:32    阅读次数:334
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