访问SRAM时，字线加高电平，使得每个基本单元的两个控制开关用的晶体管M5与M6开通，把基本单元与位线连通。位线用于读或写基本单元的保存的状态。虽然不是必须两条取反的位线，但是这种取反的位线有助于改善噪声容限。
分类：
其他好文 时间：
2020-02-26 12:45:32
阅读次数：
110
先说明一下pll的端口功能，原理图如下： 端口 位宽 输入/输出 说明 inclk0 1 input 时钟50M(初始时钟) areest 1 input pll复位信号，高电平有效 c0 1 output 倍频后的时钟，这里设置成了100M locked 1 output 判断pll是否已锁定（稳 ...
分类：
其他好文 时间：
2020-02-24 18:42:19
阅读次数：
79
作用： 分频器主要用于提供不同相位和频率的时钟 前提： 分频后的时钟频率都小于原始时钟的频率，若没有更高频的主时钟无法得到同步分频时钟； 一、偶数分频器： 分频原理： 以获得?/2n的时钟信号为例：一个周期内，占空比50%的原始时钟信号?在高电平与低电平的时间相同、相位相差180°(相反)，因此相邻 ...
分类：
其他好文 时间：
2020-02-21 16:12:17
阅读次数：
128
gpio_get_value(MXS_PIN_TO_GPIO(p_gpio->pin)); 这个函数的返回值并不是想当然的高电平返回1，低电平返回0, 高电平返回的不是1 返回的是寄存器gpio寄存器的值 如： p2.7 引脚电平为高时，输出的值是0x80 （2进制：1000 0000） 第7bit ...
分类：
其他好文 时间：
2020-02-15 18:28:27
阅读次数：
82
低功耗设计技术--Multi VDD--Level shifter ...
分类：
其他好文 时间：
2020-02-12 16:53:13
阅读次数：
197
改进部分： 1.8012_CF引脚接PB0，当前接PB2的缺点是计量范围有限。为保证兼容性，可多引出一个配置脚，输入：高电平表示CF接PB2，低电平表示CF接PB0。 2.无线模块RX/TX和MCU之间不要直连，可考虑加跳线，便于生产测试。 3.将未用GPIO引脚用排针引出，供后续扩展用。留3个GP ...
分类：
其他好文 时间：
2020-01-18 10:30:39
阅读次数：
73
PWM 两位数码管的驱动方式是动态扫描，每一位都只有50%的时间是亮的，我们称这个数值为其占空比。让引脚输出高电平点亮LED，占空比就是100%。 在驱动数码管时，我们迫不得已使占空比为50%，因为不能让两位真正同时地显示不同的数字。但是，我们也可以有意地让LED的占空比不到100%，以降低其亮度。 ...
分类：
其他好文 时间：
2020-01-09 00:38:23
阅读次数：
118
1 module flow_led( 2 input sys_clk , //系统时钟，外部时钟50M 3 input sys_rst_n, //系统复位，低电平有效 4 5 output reg [3:0] led //4个LED灯 6 ); 7 8 //reg define 9 reg [23: ...
分类：
其他好文 时间：
2020-01-05 18:32:17
阅读次数：
155
本节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。 二十进制编码器及Verilog HDL描述 二十进制编码器是数字电路中常用的电路单元，它的输入是代表0~9这10个输入端的状态信息。输入信号为高电平时，输出相应的BCD码，因此也称为1 ...
分类：
其他好文 时间：
2019-12-30 20:57:26
阅读次数：
118
数据的有效性 SDA?线上的数据必须在时钟的高电平周期保持稳定。数据线的高或低电平状态只?有在SCL?线的时钟信号是低电平时才能改变?。 起始和停止条件 SCL?线是高电平时，SDA?线从高电平向低电平切换，这个情况表示起始条件； SCL?线是高电平时，SDA?线由低电平向高电平切换，这个情况表示停 ...
分类：
其他好文 时间：
2019-12-28 22:43:03
阅读次数：
72
