在通常的学习中，或者一些网络课程当中，总会强调使用PLLIP核出来的时钟。但是在实际中并非所有的逻辑都是有那么高的逻辑要求。通过语言进行时钟的分频相移显得十分方便，这种方法可以节省芯片内部的锁相环资源，再者，通过语言设计进行时钟分频，可以锻炼我们对verilog的熟练和理解程度。这里主要讲解奇数倍分 ...
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2020-05-19 15:03:20
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短训练序列 Verilog代码 module short_generator( input wire FFT_CLK, input wire RESET, input wire SHORT_ACK, output reg [7:0] SHORT_RE, output reg [7:0] SHORT_ ...
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2020-05-15 23:00:30
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数据发送模块 基于地址的检测（verilog代码） `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engin ...
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2020-05-15 22:57:24
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flattern Web展平；数据中心网络扁平化；打平 Web Definition 1. 展平 逻辑综合的过程一般包含三个阶段： （1）展平（Flattern）：将Verilog语言的RTL描述 转换为未优化的门级布尔逻辑方程描述。 （2） … www.docin.com|Based on 1 p ...
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2020-05-14 17:12:21
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ZYNQ的自定义IP 1、实验原理 在vivado中可以将自己写的verilog模块封装成IP核，并入bd设计，有效地提高了PS到PL的设计内联能力。同时，这部分的学习可以将verilog的基础知识转移到嵌入式设计中。所以，这是一个基本的能力。 2、实验操作 一、创建工程 这一步根据自己的开发板选型 ...
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2020-05-14 13:28:00
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基于quartus学习 1、学习目标 quartus是altera的FPGA设计软件，用起来的感觉要比xilinx快。这里可以使用其完成各种基本的设计（就是不使用非必须IP核），一些基础的实验都可以在这个上面完成。目标就是利用一块开发板，完成verilog语法部分的验证（这是另外一部分的学习，有时候 ...
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2020-05-13 20:25:12
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[TOC] 题目 正常情况下数据包由起始码（16bit）、数据段（n byte<256）、结束码（16bit）3部分组成。起始码为0xFF00,结束码为0xFF01.在一个完整的数据包中，数据段部分不会出现起始码和结束码，请设计一个电路在码流中检测完整且有效的数据包，并输出当前数据包的有效数据长度n ...
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2020-05-12 12:05:18
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[TOC] 题目 输入一个序列，最新输入的数字为最低位，如果当前序列能被3整除，输出1，否则输出0。 例如：输入1010_1111,对应1,2,5,10,21,43,87，175，因此输出为：0000_1010. 编程思路 Last_remainder | In | Remainder | Out ...
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2020-05-03 12:33:40
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1. 建立工程 新建工程。 工程名和工程路径。 根据芯片型号选择。 其他一路Next直至Finish。 2. 源文件 新建源文件： Add Sources→Add or create design sources Verilog代码：（这里先以流水灯为例） module led_stream( ou ...
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2020-05-01 20:24:34
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