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搜索关键字:fpga driver dev_dbg    ( 7142个结果
Php与mssql数据交互
Php在5.3版本之后与mssql交互发生变化,原先的mssql函数系统不再支持,改用微软提供的sqlsrv函数,使用sqlsrv函数需要用到微软提供的动态函数库SQL Server Driver for PHP。从微软官方网站下载函数库,然后在php.ini文件中加载函数库,即可使用此函数库的ap...
分类:数据库   时间:2014-07-19 21:12:17    阅读次数:329
FPGA 日积月累
1. Quartus 中 Modelsim-Altera 设置的问题在Quartus II 13.1中, 需要选定好可执行程序的位置,要注意描述的是路径!而非程序设置结果默认D:\altera\13.1\modelsim_ase\win32aloem,需要在最后加斜线,D:\altera\13.1\...
分类:其他好文   时间:2014-07-16 18:35:01    阅读次数:255
ZOJ3794 Greedy Driver [BFS]
题目地址:http://acm.zju.edu.cn/onlinejudge/showProblem.do?problemCode=3794题目描述:N个城市,M条有向边。要从城市1开车到城市N,中途可以加油,也可以倒卖一次油,问最多能赚多少钱。油箱容量是C。N个城市中有P个城市(p1, p2…)可...
分类:其他好文   时间:2014-07-16 18:04:54    阅读次数:483
VMware接入Openstack方案分析
VMware接入Openstack方案分析 在Openstack中Nova项目中目前有两个VMware相关的Driver(ESXDriver,VCDriver)。 从名字上可以清楚的看出来,一个是涉及ESX的Driver,一个是涉及VCenter的Driver。 ESXDriver最早是由Citrix贡献的,VCDriver由Vmware提供。 ESXDriver将ESX作为Hypervi...
分类:其他好文   时间:2014-07-16 17:12:43    阅读次数:306
ado连接mysql和ORACLE
------mysqlstrConnect.Format("Provider=MSDASQL.1;Driver={%s};Server=%s;DataBase=%s;UID=%s;PWD=%s;","MySQL ODBC 5.2 Unicode Driver"//strDriver/*MYSQL驱....
分类:数据库   时间:2014-07-16 17:03:45    阅读次数:262
由一个LED闪烁问题发现的MTK的LED driver中存在的问题
今天根据最新的需求要对LED灯的提示闪烁频率进行修改,将之前默认的2000ms改为10000ms,但是修改之后没有产生预料中的效果,而是变成了常量,百思不得其解,最后还是read the fucking code,从上层到底层,一路追下来,最终发现了问题所在,下面直接上MTK的LED driver代码:...
分类:其他好文   时间:2014-07-16 16:33:24    阅读次数:279
【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验七:PS/2模块① — 键盘
【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验七:PS/2模块① — 键盘
分类:其他好文   时间:2014-07-16 15:42:49    阅读次数:305
使用MongoDB 2.6 C++驱动中的连接池
MongoDB2.6的CXX驱动(mongo-cxx-driver-26compat),内置包含了数据库连接池,方便管理数据库连接,但是官方文档说的比较晦涩,新手入门往往不知道怎样使用连接池获取数据库连接。本文简单介绍如何使用基本的连接池。 首先要明确的一点是,虽然有连接池类,但是不需要显示调用该类...
分类:数据库   时间:2014-07-16 15:29:32    阅读次数:331
Mongodb ODM: morphia
Mongodb Java Driver 虽然Mongodb提供了java driver,但是如果我们直接使用driver进行mongodb的操作,代码冗余很多,使用不是方便,容易出错。这就像我们在RDBMS中使用sql直接操作数据库一样,大多数时候我们不提倡这样做,更多的时候我们使用MyBatis或者Hibernate做ORM。Mongodb中有这样的工具帮助我们完成ODM吗? 有很多,这里我...
分类:数据库   时间:2014-07-16 14:28:07    阅读次数:384
基于FPGA的简易数字时钟
基于FPGA的可显示数字时钟,设计思路为自底向上,包括三个子模块:时钟模块,进制转换模块,led显示模块。所用到的FPGA晶振频率为50Mhz,首先利用它得到1hz的时钟然后然后得到时钟模块,把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块,该工程已经在FPGA开发板上亲测可用。...
分类:其他好文   时间:2014-07-15 13:08:35    阅读次数:335
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