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搜索关键字:verilog    ( 813个结果
verilog HDL 编码风格
1、有意义且有效的名字。2、同一信号在不同层次应该保持一致。3、添加有意义的后缀,使信号的有效性更加明确。4、模块输出寄存器化,使得输出的驱动强度和输入延时是可以预测的。5、使用括号表明优先级。6、每一个if都应该有一个else。如果esle没有任何相应的动作,则用一条空语句。(if。。esle可能...
分类:其他好文   时间:2014-05-17 18:28:13    阅读次数:311
Verilog之阻塞赋值非阻塞赋值
verilog设计进阶 时间:2014年5月6日星期二 主要收获: 1. 阻塞赋值与非阻塞赋值; 2. 代码测试; 3. 组合逻辑电路和时序逻辑电路。 阻塞赋值与非阻塞赋值: 1. 阻塞赋值"="(组合逻辑电路),非阻塞赋值"<="(时序逻辑电路); 2. Verilog模块编程的8个原则: (1)...
分类:其他好文   时间:2014-05-16 08:03:45    阅读次数:366
Verilog 分频器
verilog设计进阶 时间:2014年5月6日星期二 主要收获: 1. 自己动手写了第一个verilog程序。 题目: 利用10M的时钟,设计一个单周期形状如下的周期波形。 思考: 最开始的想法是:定义两个计数器进行计数,两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂,网上搜了搜,还是定义...
分类:其他好文   时间:2014-05-16 07:32:46    阅读次数:298
Verilog之case语句
verilog设计进阶 时间:2014年5月6日星期二 主要收获: 1. 学会使用case语句; 2. 学会使用随机函数$random。 $random: 1. 函数说明:$random函数调用时返回一个32位的随机数,它是一个带符号的整形数。 2. 产生0~59之间的随机数的例子: reg[23:...
分类:其他好文   时间:2014-05-16 07:14:30    阅读次数:327
跨时钟域的寄存器访问
在verilog中,如果对于一个寄存器可能同时有两个时钟clk对其进行操作,为了防止读写冲突,需要做如下简单处理 clk_f( fast时钟)和clk_s(slow时钟) clk_s对寄存器time_cnt进行写操作, clk_f对寄存器time_cnt进行读操作,  所以当clk_f边沿读取time_cnt的值得时候,time_cnt可能正是clk_s对寄存器写的时候,从而造成c...
分类:其他好文   时间:2014-05-09 22:11:02    阅读次数:342
localparam和parameter的区别 --引用特权博客
Verilog代码可移植性设计1.参数定义localparam,实例代码如下:module tm1(clk,rst_n,pout);input clk;input rst_n;output[M:0] pout;localparam N = 4;localparam M = N-1;reg[M:0] ...
分类:其他好文   时间:2014-05-09 08:52:31    阅读次数:391
FPGA之阻塞赋值与非阻塞赋值
Verilog语言中讲的阻塞赋值与非阻塞赋值,但从字面意思来看,阻塞就是执行的时候在某个地方卡住了,等这个操作执行完在继续执行下面的语句,而非阻塞就是不管执行完没有,我不管执行的结果是什么,反正我继续下面的事情。而Verilog中的阻塞赋值与非阻塞赋值正好也是这个意思,通过执行一个例子,就可以简单地...
分类:其他好文   时间:2014-05-09 08:09:47    阅读次数:342
Verilog分频器
verilog设计进阶 时间:2014年5月6日星期二   主要收获: 1.自己动手写了第一个verilog程序。   题目: 利用10M的时钟,设计一个单周期形状如下的周期波形。   思考: 最开始的想法是:定义两个计数器进行计数,两个使能标志位分别控制这两个变量。但是这样逻辑又太复杂,网上搜了搜,还是定义一个计数器比较好。   verilog程序: modulef...
分类:其他好文   时间:2014-05-07 08:32:39    阅读次数:791
Verilog阻塞赋值与非阻塞赋值
verilog设计进阶 时间:2014年5月6日星期二   主要收获: 1.阻塞赋值与非阻塞赋值; 2.代码测试; 3.组合逻辑电路和时序逻辑电路。   阻塞赋值与非阻塞赋值: 1.阻塞赋值“=”(组合逻辑电路),非阻塞赋值“”(时序逻辑电路); 2.Verilog模块编程的8个原则: (1)  时序电路建模时,用非阻塞赋值。 (2)  锁存器电路建模时,用非阻塞赋值。 ...
分类:其他好文   时间:2014-05-07 08:03:50    阅读次数:317
Verilog之case语句
verilog设计进阶 时间:2014年5月6日星期二   主要收获: 1.学会使用case语句; 2.学会使用随机函数$random。   $random: 1.函数说明:$random函数调用时返回一个32位的随机数,它是一个带符号的整形数。 2.产生0~59之间的随机数的例子: reg[23:0]rand; rand={$random}% 60; 3.产生一个在min...
分类:其他好文   时间:2014-05-06 21:39:28    阅读次数:353
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