本人由于换工作的原因，由ccs3.1平台下转化为ccs3.3平台。先说说本人感觉的区别，ccs3.1下的CSL库集成到DSP/BIOS内，而3.3的CSL库在DSP/BIOS下就没有体现。1.二话不说，先搭建CCS3.3的工程，添加main函数。这个比较简单就不细说了。2.创建DSP/BIOS文件。...
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2014-05-19 22:05:56
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根据5.2中的讲解，当监控high priority queue的PDSP channel设定好后，那么与之对应的event就知道了（PDSP channel与event一一对应），注意5.x讲的是中断的配置，并不是exception的配置，4.x讲的是exception。
中断event与ISR配置伪代码如下,目的是使event与ISR建立联系：
/*Configure ev...
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2014-05-15 23:41:39
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偶然发现TI官网有新闻报道大奖赛，还有沈洁女士给我们颁奖的照片，纪念一下。
第六届TI DSP及嵌入式大奖赛决赛暨颁奖典礼在厦门大学成功举行
Frances
Han
2013-2014 TI DSP及嵌入式大奖赛决赛暨颁奖典礼于4月24日、25日在有着中国最美校园之称的厦门大学成功举行。本次竞赛经过8个月的激烈角逐，共有37个参赛队在全国上百个参赛队中脱颖而...
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2014-05-15 06:41:45
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对于TI C66x DSP的每个CPU有INT4~15共12个中断输入。对于中断，event combiner将event 4~127分为4个组（event 0~3为INTC内部使用，如图示为event combiner的四个输出）。类似于4.x中的exception，中断也有同样功能的event flag，event mask，masked event flag寄存器。...
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2014-05-14 23:54:21
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DSP访问外存时内存保护的问题，原因是CPU访问了自己没有访问权限的外部内存（如share memory即MSM或者DDR3，相对于corePac内部的L1，L2内存而言），如CPU访问DDR3中的无权限内存时（即在当前CPU的配置中，没有设置对该内存的访问权限），硬件会触发MDMA bus error event(VbusM error event 110，CPU访问corePac内部资源L1，...
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2014-05-14 21:23:30
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本节讲述PDSP监控的配置。
QMSS PDSP：The queue manager sub system contains two or eight packed data structure processors (PDSP) and associated hardware that allow autonomous QMSS-related tasks with interrupt not...
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2014-05-11 04:02:36
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下面讲解在具体应用中，event与中断ISR的设置。以对QM的queue监控产生中断（不是EXCEP）为例，主要包括配置QM accumulator（用于监控QM queue）与配置ISR（ISR与event配置）。
首先介绍QM accumulator的配置，QM模块中QMSS（包含QMSS Tx queue 800:831，Tx/Rx channel 0:31，RxChan,TxChan,T...
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2014-05-10 04:52:49
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下面介绍下在CPU内部怎么处理exception。根据下图EFR寄存器记录了（首先要使能exception，否侧EFR不能记录，见英文描述）CPU检测到的exception类型，当检测到NMI，NXF位会被置位，当检测到excepton（event4~127 trigger），EXF位会被置位等。在用户模式下，EFR寄存器不可访问，在spervisor模式下，可以通过MVC EFR访问。
E...
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2014-05-09 02:42:19
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Exception Combiner允许系统设计者...
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2014-05-09 00:30:36
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我们知道INTC根据128个system event的输入，然后输出下面的信号到INTC所在corePac的CPU:
? One maskable, hardware exception (EXCEP)
? Twelve maskable hardware interrupts (INT4 through INT15)
? One non-maskable signal that you c...
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2014-05-08 16:03:55
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