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Floorplan Editor 概述

包含一些PACE、Floorplanner和FPGA Editor操作设置，主要做引脚指定、布局区域设定，10.1版本的主要仅支持V4/V5/Spartan 3A。作为图形交互应用，处理UCF文件，其功能包括：

• 查看和编辑I/O约束、通用逻辑（BRAM、时钟逻辑等）
• 查看和创建设计中逻辑的区域和位置约束
• 确立设计中的资源需求量
• 确立目标器件的资源布局

相关文件和要点

输入文件

• NGD        设计本地化网表文件
• UCF        用户约束原始文件

输出文件

• UCF        根据设置产生/修改后的约束记录文件

设计要点

• 展示和搜索特定元素，并把选定元素整合到同一集合
• 查看指定资源视图、引脚图，约束禁用
• DRC检测，查看规则文本描述
• 包含和显示飞线，进行用户系统约束
• 布局设置（遵从SSO规则、指定引脚促进不同封装的迁移性、指定使用差分I/O对、提供图形化时序信息/时钟域/IO域）

Floorplan Editor 界面操作

• Package视图：      封装类型有BG/PG/FG/PQ/CS，不同的封装类型对应不同的引脚空间分布和显示，通过拖动指定端口到图示引脚可实现约束（图示I/O实心圈表示被指定，空心圈可用，特定色方形则为特殊端口）；鼠标指向特定端口可查看名称、类型和Bank等信息；任何一个视图的选定会影响其它所有的显示表框的选定；右键鼠标指定芯片正面/反面显示；指定不同Bank显示颜色/时钟域显示颜色；禁用指定IO
• Floorplan视图：     可从网表列表窗/设计目标窗拖动多个资源到视图进行约束布局；显示约束设计的空间分布效果；包含代表slice的网格、IO、全局缓存、BRAM和处理器；组合长方形实现非长方形的区域约束/禁用（重复指定会改变使用权限）；指定飞线开启与否
• 设计对象列表：      设计NGD文件中包含的逻辑元件等对象列表，每个对象包含许多可配置项参数。主要进行筛选、约束、分组、去除约束并指定保存UCF文件等操作；差分对IO中P型指定后会使N型自动指定，组的调动是全体的

• 综合网表列表：      根据设计结构分层显示，主要用于快速查找和约束

工具集和快捷键

• 快捷操作：鼠标指定可显示功能简述，状态栏同时描述详细信息
• 引脚图例：包括符号和类型描述等信息
• 颜色选择：指定器件中的元件，并对其着色进行调整设置

• 右键选项（不同窗口有不同菜单，功能介绍手册有列表。。。）

设计流程

• 基于NGD文件和现有UCF文件的设计流程（载入文件->UCF对NGD覆盖约束->约束修改）

• 顶层HDL设计约束（指定顶层文件->分析记载端口信息->约束设置->约束保存）

基本操作

• 独立打开编辑器： （命令行输pace；选择综合前/后约束；选择载入文件/自动新建；综合前约束需指定器件；打开Editor或Pace），独立模式功能有限，不可进行之后的布局实现功能
• 激活区域冗余： 在Floorplan View中选择Enable area group padding并进行冗余比例设置
• 激活禁用模式： 启动禁用工具，框选禁用资源
• 激活选择模式： 启动选择工具，框选选用资源
• 拖放约束设置： 左键选择和拖动，放置指定位置实现约束；组选择和约束有色变提醒
• 筛选功能     ： 设计对象列表有筛选的功能选项实现快速查找，有四个选项（装态/类型/功能/名称）
• 分组和取消  ： 将选定对象整合成同一组，或者取消原有设定的分组
• 封装引脚视图： 切换封装视图/反转/着色标注/移除约束/保存文件
• 选择操作     ： 选定逻辑单元、移除选定单元、设置参数细节
• 参数设置     ： 颜色设定（IO组、时钟区域、引脚到逻辑的延迟时间）、Floorplan View窗口设定（飞线开关、网格开关、区域约束、区域冗余约束、比最小估计值更小区域约束开关）、背景颜色（选定根据IO组/时钟区域/引脚到逻辑的延迟时间/报告格式进行背景着色）、Package View窗口（顶部/底部视图）
• 视图切换     ： 切换选择区域显示/隐藏、布局视图和封装视图切换
• 查找元素     ： 设置筛选类型、自动选定筛选结果、匹配所有/任意项、参数设定（匹配属性设置、匹配度<数字有大于/小于/等于/近似、文本有等于/包含/大小写略>、筛选模式）、多项设定
• 颜色匹配     ： 不同视窗内指定元件的着色

背景、引脚和区域设置

• 通过Edit选项或View选项实现时钟区域显示、差分对、输入延时、CLB/IOB区域时钟资源、IO组、飞线；通过快捷键控制Sites和Tiles的显示；显示指定对象参数
• 取消或指定（区域/区域组/逻辑单元位置）、选定对象组的分配策略（自上/下/左/右递进、逐个进行、按模式执行）、拖放方案、查看/移动/缩放/添加/删除区域约束、通过组团放置和取消/文件编辑实现引脚约束。。。
• 核对SSO分析（删减输出量、改变IO标准、降低驱动值、选择更低转换率）、DRC检测、增强引脚约束的可移植性操作（Floorplan > Make Pin Compatible With）、时钟分析（Floorplan > Run Clock Analysis）

推荐学习

文档程序：Xilinx ISE Help/Software Help/Floorplan Editor Help

Floorplan_Editor学习记录

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原文地址：http://www.cnblogs.com/leyou2016/p/Floorplan_Editor.html