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当由慢时钟域到快时钟域，肯定需要一个buffer做缓冲，这样才能完成时钟域的转换。一般这种情况都选择FIFO来做缓冲。
当读写FIFO的时钟不同那么称为异步FIFO，FIFO就是一个”环形存储器”读操作会把读指针指向下一个读数据，写操作会把写指针指向下一个写数据地址。当读指针追上写指针时称作读空，当写地址追上读地址时称作写满。
读空，写满标志的产生
格雷码地址编码产生
异步fifo整体逻辑框图
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本文章原创，来自v3学院 www.v3edu.org
v3学院 FPGA专家 带你学习FPGA实现格雷码跨时钟域异步fifo
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原文地址：http://www.cnblogs.com/v3eduwym/p/6550437.html
