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同步和异步电路

时间:2018-07-19 10:49:23      阅读:115      评论:0      收藏:0      [点我收藏+]

标签:缓冲区   采样   bit   大量   效果   计时   它的   ack   应该   

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在学习一门技术之前往往应该从它的编程语言入手,比如学习单片机时,往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员,往往是从VHDL或者Verilog开始入手学习的。但小编认为,若能先结合《数字电路基础》系统学习各种74系列逻辑电路,深刻理解逻辑功能,对于学习HDL语言大有裨益,往往会起到事半功倍的效果。

当然,任何编程语言的学习都不是一朝一夕的事,经验技巧的积累都是在点滴中完成,FPGA设计也无例外。下面继续分享一些FPGA经验。

FPGA中的Block RAM:

3种块RAM结构,M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

M512 RAM:适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

M4K RAM: 适用于一般的需求;

M-RAM: 适合做大块数据的缓冲区。

Xlinx 和 LatTIce FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构,这种技术被称为分布式RAM。

补充:但是在一般的设计中,不提倡用FPGA/CPLD的片内资源配置成大量的存储器,这是处于成本的考虑。所以尽量采用外接存储器。

善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作不仅简化了设计,并且能有效地提高系统的精度和工作稳定性。

异步电路和同步时序电路的区别。

异步电路:

电路核心逻辑有用组合电路实现;

异步时序电路的最大缺点是容易产生毛刺;

不利于器件移植;

不利于静态时序分析(STA)、验证设计时序性能。

同步时序电路:

电路核心逻辑是用各种触发器实现;

电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的;

同步时序电路可以很好的避免毛刺;

利于器件移植;

利于静态时序分析(STA)、验证设计时序性能。

同步设计中,稳定可靠的数据采样必须遵从以下两个基本原则:

(1)在有效时钟沿到达前,数据输入至少已经稳定了采样寄存器的Setup时间之久,这条原则简称满足Setup时间原则;

(2)在有效时钟沿到达后,数据输入至少还将稳定保持采样寄存器的Hold时钟之久,这条原则简称满足Hold时间原则。


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作者:杭州卿萃科技ALIFPGA

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同步和异步电路

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