TimeQuest学习之三------

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clock skew = < destination reg clock delay > - < source reg clock delay >

为了使clock skew 的影响可以叠加到data delay上，给出如下三组公式（对于fpga2ic）：

1.clock skew = <ext_clk delay> - < fpga_clk delay>

2.data delay‘ = <data delay> - <clock skew>

对于多位宽数据（以三位为例）：在D[0]~D[2]三个位宽中，delay max 影响建立时间（建立关系）, delay min 影响保持时间（保持关系）。

TimeQuest 在分析D[0..2]建立时间的时候，它只要注意“最危险的建立时间”即可，按逻辑而言，没有什么比“最危险”更危险。同样思路，TimeQuest 在分析D[0..2]保持时间的时候，它只要注意“最危险的保持时间”即可，因为没有什么比“最危险”更危险。

公式的推导都以fpga 为中心，因此fpga2ic 的公式又称output 公式，针对启动沿的 output 公式又名output max，换之针对下一个启动沿的output 公式又名output min。

out max= <fpga2ext delay max> - < clock skew > + ext_Tsu;

out min= <fpga2ext delay min> - < clock skew > - ext_Th;

ic2fpga 是ic 发送数据，fpga 读取数据的外部模型，不过不管位置怎么改变，大体上都是大同小异而已，

input max=<ext2fpga delay max> - < clock skew > + ext_Tco；

input min= <ext2fpga delay min> - < clock skew > + ext_Tco；

set_input_delay:

set output delay 与set input delay 好似一个“外包资料”，首先我们收集各种外部的延迟信息接着包裹在一个“外包资料”里，然后丢给TimeQuest 。TimeQuest 当然晓得某某delay max 是针对建立关系，又某某delay min 是针对保持关系。

set_ioutput_delay:

TimeQuest 在分析内部的setup 与hold 时序时顺便参考一下“外包资料”的信息... 就这样TimeQuest 就可以独立分开外部延迟信息与内部延迟信息。

对于物理时钟来说，delay max（late）会造就最小的建立时间，换之delay min（early）会造就最小的保持时间。

TimeQuest学习之三------

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原文地址：http://www.cnblogs.com/fkl523/p/4005449.html