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Verilog代码规范(持续更新)

时间:2018-08-08 16:39:21      阅读:170      评论:0      收藏:0      [点我收藏+]

标签:输入   end   语句   src   一行代码   规范   inf   定义   module   

1.输入输出的定义,看起来整齐

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2.always、if或其他语句后begin写在同一行,这样可以避免begin占用过多的行,代码密度更大

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3.end后面要有注释,以标明是哪个关键词的结束,除了endcase和endmodule不用

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4.case语句下的分支要排列整齐

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5.就算只有一行代码,都必须加上begin end

 

Verilog代码规范(持续更新)

标签:输入   end   语句   src   一行代码   规范   inf   定义   module   

原文地址:https://www.cnblogs.com/zhouliyan/p/9443630.html

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