以前课题用的是友晶的DE2-70开发板，现在重试FPGA，选了一款性价比高的DE2开发板。恰逢学习VHDL，闲来无事，于是尝试将各个Verilog模块翻译成VHDL，半算回顾以前的知识，半算练习VHDL。Verilog 01 1 module SEG7_LUT ( oSEG,iDIG...
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2015-06-21 07:09:54
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Description Structure一个可综合的VHDL描述中一般由3部分组成：LIBRARY declarations、ENTITY、ARCHITECTURELibrary（库）用来设计重用和代码共享，使代码结构更清晰1 LIBRARY library_name;2 USE library_...
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2015-06-14 18:20:19
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1 Intro The figure shows the block diagram of a single-phase state machine. The lower section contains sequential logic (?ip-?ops), while the uppers.....
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2015-06-09 21:24:01
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-2008 | -2002 | -93 | -87 choose VHDL 2008, 2002, 1993, or 1987-explicit resolve ambiguous overloads-work specify work library-check_synthesis ...
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2015-06-05 19:19:32
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mod(取模)and rem(取余) VHDL has mod and rem. They return the same value if both arguments are positive. but, they produce different results for negative i...
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2015-06-04 15:23:52
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fpga中，一般外接的晶振是50Mhz,如果电路中一个模块需要25mhz时钟，那么进行一个2分频，这个是相当容易的，下面是一种方法，还有可以用一个二进制计数器实现。这里就不写代码了。easy.同样的原理 ，四分频也很容易。process(clk)--clk输入时钟；begin if(rst = '0...
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2015-05-27 00:45:50
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偶来扔个砖头先举例来说：16M的晶振，让它的输入信号输入4个脉冲的时候翻转一次，这个翻转的输出就是四分频拉。。用CPLD的VHDL语言来做的话：library ieee;use ieee.std_logic_1164.all;entity fp is port( clk :in ...
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2015-05-27 00:43:45
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在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A...
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2015-05-27 00:40:45
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GENERATE It is another concurrent statement (along with operators and WHEN). Itis equivalent to the sequential statement LOOP in the sense that ital.....
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2015-05-21 01:17:13
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Using operators Operators can be used to implement any combinational circuit. However, as willbecome apparent later, complex circuits are usually eas....
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2015-05-20 23:45:34
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