设计的RTL结构 处理模块实现模式切换与计数，4位数码管解码后 595control模块控制数码管的点闪动以及调时位的半秒闪动，595function模块16位串行输出给595驱动数码管显示 module jishu(input clk,input rst_n,output [3:0] row_da ...
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2016-07-06 21:32:31
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module jiance # (parameter CNT_NUM = 12500000) ( clk,rst_n,data, clk_1hz,out);input clk,rst_n,data;output reg out,clk_1hz;reg [1:0] cstate,nstate;para ...
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2016-07-06 21:28:19
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module liangzhu(clk_50M,rst,speaker); input clk_50M,rst; output speaker; reg speaker; //分频计数器parameter wide=15;reg[7:0] cnt; //音名数reg[3:0] cnt1; //5MH ...
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2016-07-06 20:20:56
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module spi_25M(input clk,input rst_n,output reg sdin,output reg sclk,output reg cs);reg [7:0]cnt;reg[4:0]state;reg[15:0]data; /*always@(clk) if(!rst_n ...
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2016-07-06 20:16:47
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module qam64(x,out,clk,clk1,rst);input x,clk,clk1,rst;output [18:0] out;reg [2:0] count;reg [5:0] reg1,reg2;reg [18:0] ssig,csig;reg [15:0] sine;reg [ ...
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2016-07-06 20:14:09
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//第一个CS变低的时候要sclk为高电平，第一个跳变沿进行赋值 module spi(input clk,input rst_n,output reg sclk,output reg cs,output reg sdin);reg [2:0]cnt;reg [5:0]state;reg[1:0]s ...
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2016-07-06 20:10:46
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module liushuideng( clk,rst_n,led_0,sw1_n,sw2_n,sw3_n);input clk; //时钟信号，50MHZinput rst_n; //复位信号，低电平有效input sw1_n,sw2_n,sw3_n; //三个独立按键，低表示按下output[3 ...
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2016-07-06 20:10:21
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module qin(input clk,output reg beep,input [3:0] col,output [3:0] row_data,output [7:0]out ,input rst_n);wire [3:0] key;wire en;parameter STOP=0, DOD= ...
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2016-07-06 20:09:53
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RTL结构图 采集模块运用SPI 通讯 MISO方式收集数据 module ad_collect(input sddata,input rst_n,output reg cs,output reg sclk,input clk,output [7:0]seg_data,output done); r ...
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2016-07-06 20:08:11
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module VGAcolorbar(clk,rst,hsync,vsync,vga_r,vga_g,vga_b ); input clk; input rst; output hsync; output vsync; output [2:0] vga_r; output [2:0] vga_g; ...
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2016-07-06 20:06:28
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