IC和PCB流程类比 肖克利半导体实验室 - 仙童 - 摄像 蒲公英 ASIC: 全定制：每一层自己做；PN结 半定制：用别人设计的；调用 PAL PLA PLD FPGA FPGA base on LUT or MUX VLSI 超大集成电路 流程和任务 - 前端、后端 验证70%时间 交换机例子 ...
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2021-03-06 14:51:30
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偶数分频：通过计数器实现，进行N倍偶数分频，通过时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，以此循环下去。（占空比为50%） 用于FPGA开发板进行简单的时钟分频，以下代码实现二分频和四分频，可根据实际需求改变参数输出需要的时钟。 `module clk(clk,sys_r ...
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2021-02-25 12:05:27
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链接https://hdlbits.01xz.net/wiki/Alwaysblock1 （1）Alwaysblock1 module top_module( input a, input b, output wire out_assign, output reg out_alwaysblock ) ...
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2021-01-18 10:48:31
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在Tcl Console中输入如下命令： set_param general.maxThreads 8 检查是否设置成功： get_param general.maxThreads “跑分”试验如下： 主机配置： 工程一： Vivado版本：2018.3 FPGA型号：xc7z100ffg900-2 ...
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2021-01-01 11:56:34
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###(一) UART 介绍 略……（后续会补上） ###(二) UART 软件 略……（后续会补上） ###(三) UART 模块介绍 下面先介绍UART关键的3个模块，可以先不理解其中的工作原理，先了解这几个模块的作用与效果。 /* Uart时钟信号 */ module Uart_ClkDiv( ...
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2020-12-25 11:36:53
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一、前言到做工作记录的时候，本节主要的工作有先保存pal调色板数据位位图，再对位图的数据结构进行分析，再通过源码对数据进行提取，最后通过程序运行进行演示结果。因为Win7和Win10系统保存后的位图存在差异，在编写程序时通过修改宏定义可以解决，同时宽、高也是宏定义配置的。开发需求：需要添加一种256等级的伪彩条，而且底层FPGA的接口为YVU数据接口，而市场部只给我提供了一个.pal的文件，什么是
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2020-12-23 12:08:05
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整合自网络，观点仅代表作者个人观点。互联网向来流传嵌入式是大坑的说法，大部分人眼里的嵌入式：1、工资低的不像话，2、小学生干的活，3、学的要死要活的，付出很多，最后付出得不到回报，还不如趁早转互联网。据KerrWang表示，上述观点里面初看有那么一点道理，但是很多人从来就不想想，现在自称是嵌入式工程师的，有几个具有正儿八经的完整的知识体系的，大部分人眼中认为会玩点ARM，会点C语言，甚至连指针都用
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2020-12-23 12:06:15
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ZYNQ SOC的FPGA引导由ARM完成，引导流程大致如下：Stage 0 (BootROM: BootROM Header) -> Stage 1 (FSBL / User code) -> Stage 2 (U-Boot / System / Application)。裸机时，stage2完成 ...
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2020-12-22 12:31:18
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NO.1 Error：Can’t generate netlist outout files because the file“这里是文件目录和文件名” 解决办法：打开assignments，在之前进行的一系列设置里（settings）ENA Netlist Writer options里选择的是第 ...
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2020-12-15 12:26:53
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Milvus Community Conf 2020_澜起科技：基于异构硬件的 Milvus 及 Faiss 搜索加速 做芯片和数据中心的 精度下降：index 的分堆、PQ或SQ这样的量化。。 而客户的业务是以0.1%这样的精度要求去提高自己的业绩的 一旦要拷贝数据，GPU就没有优势了，FPGA ...
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2020-12-01 11:57:59
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