整形器的接口时序: reg,grant是维持了两个clk的。 chid ,length在发送数据期间不可以变化。 第一个data数据必须在start上升沿的同一个clk发送。 reg,grant两者之间至少相差一个clk。 grand表示自己的内存足够存储要求数据的长度的空间。表示的数据包能够接受。 ...
分类:
其他好文 时间:
2021-06-02 18:04:06
阅读次数:
0
十多年的研发经验,积累了丰富的FPGA学习资料>3000T,欢迎技术交流和学习, TEL&VX:[ 13410174420],经过十多年的打磨,项目经验丰富,承接无线射频、医疗、视觉工业、数据中心、移动通信、汽车电子领域的项目,提供专业的FPGA技术服务。 团队开发过多个案例,有需要的朋友可以加伟芯 ...
分类:
其他好文 时间:
2021-06-02 15:54:38
阅读次数:
0
USB2.0IP设计 最近,在学习USB2.0IP的设计,其中包含了CRC校验码的内容,之前学习千兆以太网曾经用到过CRC32校验(https://www.cnblogs.com/Xwangzi66/p/14185143.html),CRC详细原理可见括号的链接,今天则从怎么用工具快速生成Veril ...
分类:
其他好文 时间:
2021-06-02 15:06:59
阅读次数:
0
1.1 if A=4’b0011,B=3’b110 and C=4’b1110,then which one is the correct result for expression of {2{~A}}(B[1:0]&C[3:2]) ? A. 00 B. 01 C. 10 D. 11 ~^A = ...
分类:
其他好文 时间:
2021-04-28 12:21:02
阅读次数:
0
RTL(Register transfer Level)级和综合(Synthesize)的概念 在之前我们已经谈过,HDL语言有五个层次:系统级,行为级,RTL级,门级,晶体管级。而我们主要也是在RTL级使用Verilog语言。 RTL正如它名字说的那样,主要描述的是寄存器到寄存器之间逻辑功能的实现 ...
分类:
其他好文 时间:
2021-04-07 10:56:44
阅读次数:
0
1、前言 有点小激动,今天好像发现了新大陆。不知道讲的对不对,姑且记录一波,有不对的地方大家请指正。 在FPGA中,流水线技术就是向组合逻辑中插入寄存器,提升系统的时钟频率。 2、实际电路中的流水线 参考:FPGA流水线的详细解析 参考:流水线技术 参考:系统架构之流水线技术 在一个简单的例子中,如 ...
分类:
其他好文 时间:
2021-04-02 12:59:33
阅读次数:
0
作为引子,首先来看一段描述(内容引用自@Dr. Pong P. Chu的书籍之《FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC》的书籍说明部分),该段介绍了SystemVerilog对比Verilog在RTL ...
分类:
其他好文 时间:
2021-03-26 15:13:28
阅读次数:
0
1. 下载安装iVerilog 2. 在VSCode中安装插件"Verilog-HDL/SystemVerilog/Bluespec SystemVerilog support for VS Code" 3. 下载ctags,解压后存放在合适的位置,拷贝文件夹中"ctags.exe"的路径,后面需要 ...
分类:
其他好文 时间:
2021-03-17 14:51:16
阅读次数:
0
上期答案 [168] 同步复位和异步复位之间有什么区别?如何使用verilog进行同步复位和异步复位建模? 上电以后,使用复位进行状态设定为一个确定状态。如果对复位在时钟的边沿进行采样,那么就是同步复位。如果不依赖于时钟边沿进行复位采用,则为异步复位。 下面的代码为同步复位 always @ (po ...
分类:
其他好文 时间:
2021-03-17 14:24:33
阅读次数:
0
问题一 在这个程序下: //d=a+b //out=d+c always @(posedge Clk or negedge Rst_n) begin if(!Rst_n) out = 2'b0; else begin d <= a + b; out <= d + c; end end 问题:出现了o ...
分类:
其他好文 时间:
2021-03-15 11:35:38
阅读次数:
0