组合逻辑电路 HDL VHDL Verilog 趋势： 硬件软化 抽象形式 Algotirhmic level 算法级 Register transfer level 寄存器级 Gate level 与或非，完备的 门级 Switch level（系统级别） 布尔逻辑或位运算 模块 输入输出接口 e ...
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2018-09-04 13:36:50
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转自 https://blog.csdn.net/scape1989/article/details/61622457 并行编程模型 2017年03月12日 17:19:33 阅读数：1846 在计算领域，并行编程模型是并行计算机体系架构的一种抽象，它便于编程人员在程序中编写算法及其组合。一个编程模 ...
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2018-08-12 14:12:50
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本文主要介绍HDL语言中常用的逻辑强度模型,并且以Verilog示例为主,最后介绍VHDL中常用的各种逻辑值系统.Verilog中提供了大量的模型用于模拟具体的硬件电路,例如and,or,nmos等,同时为了更加精确的模拟具体的电路信号强弱变化情况、信号的传输、充放电等行为,依据信号的逻辑强度模型, ...
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2018-07-29 13:00:10
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在学习一门技术之前往往应该从它的编程语言入手，比如学习单片机时，往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但小编认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到 ...
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2018-07-19 10:49:23
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HLS工具 以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用vhdl实现图像算法，该工具综合出的代码的硬件资源占用可能较多，但并没有相差太大（见论文： ...
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2018-07-18 19:05:44
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在VHDL中，IF...THEN...ELSE是顺序语句，只能出现在行为描述中（进程体或者子程序中）；而WHEN...ELSE是并行语句，可以直接出现在结构体中，但却不能出现在行为描述中。WHEN...ELSE等效于一个进程体为IF...THEN...ELSE语句的进程。 四选一 library I ...
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2018-07-01 01:05:40
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1. VHDL目前常用库文件 目前写VHDL程序时，大部分人已经熟悉的库调用如下所示： 这几个库文件的源码可以在IEEE库文件链接中查看，首先阐述一下这些文件的内容和主要作用： - std_logic_1164 : 声明了std_Ulogic类型及其决断子类型std_logic，也声明了这种类型构成 ...
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2018-06-29 16:24:37
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所谓的FDRSE就是带同步复位置位时钟使能的d触发器。可以用来做多路数据稳定对齐。 N点基-2 FFT算法的实现方法（http://blog.163.com/tianyake@yeah/blog/static/749331412010979109623/） 从图4我们可以总结出对于点数为N=2^L的 ...
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2018-06-29 14:12:44
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在硬件仿真上的语言不是很多，主流的有vhdl，verilog，systemverilog以及systemC。systemC是一种系统级语言也是一种硬件仿真的语言，它是由c++经过修改得到的。想比于其他的硬件语言，它主要有以下的优势：（1）更高的仿真速度（2）硬件与软件的协同仿真（3）体系的架构探索一般的数字系统开发有以下的部分，它们由高向低逐步进行：（1）c/c++形成可执行规范（2）RTL级的设
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2018-06-29 12:08:27
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1.新建一个工程,创建一个原理图文件,并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示: 绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示: 因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者VHDL文件,操作如下: 点击当前选项后弹出如 ...
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2018-05-10 21:46:39
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