上一节我们实现RAM的相关知识，也对比了RAM和FIFO的区别；FIFO：先进先出数据缓冲器，也是一个端口只读，另一个端口只写。但是FIFO与伪双口RAM的不同，FIFO为先入先出，没有地址线，不能对存储单元寻址；而伪双口RAM两个端口都有地址线，可以对存储单元寻址。但是FIFO内部的存储单元主要是 ...
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2020-06-27 11:48:45
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《FPGA原理与设计》课程实验教学大纲 一、实验的目的与任务： FPGA原理与设计是电子信息类和电气类专业本科生的一门学科选修课程，FPGA原理与设计实验是学习本课程的一个重要环节。通过本课程的教学，使学生了解VHDL语言的特点，掌握Quartus II的使用方法，掌握VHDL基本语法及常用的逻辑电 ...
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2020-06-25 19:14:57
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顺序语句概述 特点：执行顺序和书写顺序基本一致 出现的位置：只能出现在进程和子程序中，子程序包括函数（function）和过程（procedure） 顺序语句种类 顺序信号/变量赋值语句 IF-THEN 语句 CASE 语句 LOOP 语句 RETURN语句 NULL语句 顺序信号/变量赋值语句 进 ...
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2020-06-25 15:43:18
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一. 实验内容 设计一个单周期CPU，要求： 1. 实现MIPS的20条指令 2. 在该CPU上实现斐波那契函数 计算机每执行一条指令都可分为三个阶段进行。即取指令（IF）——>分析指令（ID）——>执行指令（EXE） 取指令：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，根据控制信 ...
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2020-06-24 11:51:30
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vivado中的VIO调试工具的使用 1、实验原理 前面一篇介绍了ILA的独立测试，vivado中还有其他的FPGA测试工具。其中VIO就是个比较常用的工具。相对于ILA更多的关注波形，VIO则专注于输入和输出关系的描述。个人理解为VIO就是一个便携测试，可以根据输入测试输出。VIO提供按键仿真和L ...
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2020-06-23 21:48:04
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Verilog -- 序列发生器的设计 @(verilog) 1. 题目 产生序列信号11010111至少需要几级触发器？ 2. 思路1 - 状态机实现 最容易想到的就是采用状态机，每个状态输出序列中的一位，发送完一组序列后回到开始状态继续循环。需要注意的是状态变量的位宽，由于题目要求采用最少的触发 ...
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2020-06-21 13:42:03
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Verilog中的生成语句主要使用generate语法关键字，按照形式主要分为循环生成与条件生成，主要作用就是提高我们的代码的简洁度以及可读性。 一、循环生成 语法如下： 1 genvar i; 2 generate 3 for (i=0; i< ？？; i=i+1) 4 begin:循环的段名 5 ...
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2020-06-19 22:51:27
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对象 Constant（常量），Variable（变量），Signal（信号） 语法规则 1、保留字（int)，对象（Architecture），函数，过程（process）组成的。 2、大小写不敏感 3、句末用“；”结束 4、对空格键不敏感 5、用--来注释 命名和标签 1、所有名字（字母数字下划 ...
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2020-06-18 11:18:09
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FPGA原语之一位全加器 1、实验原理 一位全加器，三个输入，两个输出。进位输出Cout=AB+BC+CA，本位输出S=A异或B异或C。实验中采用三个与门、一个三输入或门（另外一个是两个或门，功能一致）、一个三输入异或门实现该简单功能。 2、实验操作 实验设计还是比较简单的，直接看代码即可： mod ...
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2020-06-18 01:26:39
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首先需要分析题意，设计出模块的输入和输出： 1.此题中的32.768Khz是个很有意思的频率，在日常使用中，32.768Khz比较容易分频以便于产生1s的时钟频率，1s/(1/32768)=32768，对于32.768Khz计数一秒钟需要计数32768个时钟周期=2^15，设置一个15位的计数器，当 ...
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2020-06-14 14:31:57
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